FPGA/CPLD 數位電路設計入門與實務應用－使用QuartusⅡ（附系統.範例光碟） (5版)

書名：FPGA/CPLD 數位電路設計入門與實務應用：使用QuartusⅡ(第五版)(附系統.範例光碟) 作者：莊慧仁 出版社：全華 出版日期：2015/04/00 ISBN：9789572197684 內容簡介 　　本書是一本簡單、易懂的數位電路設計及應用。書中軟體是以QuartusII5.1版做為開發平台並運用到數位電路設計。將理論數位電路與現今的FPGA/CPLD，透過電腦輔助設計工具相結合，使讀者可以應用各種編輯技術設計晶片外，更讓讀者了解如何將FPGA/CPLD應用在電子遊戲領域之晶片上。本書共有七章:包括QuartusII軟體安裝及設計簡介、算術邏輯電路設計、組合邏輯電路設計、計數器及除頻器設計、綜合練習設計、綜合應用專題以及具有Audio音效乒乓球遊戲實作等介紹。適用於大學、科大電子、電機、資工系「數位電路設計」、「數位系統設計」課程使用。 本書特色 　　1.本書可使讀者瞭解如何使用(1)AHDL以及VHDL硬體描述語言(2)VerilogHDL硬體描述語言的方式設計FPGA/CPLD數位晶片。 　　2.教導讀者知道應用各種編輯技術設計晶片，也讓讀者了解如何將FPGA/CPLD應用在電子遊戲領域之晶片設計上。 　　3.此書詳細說明QuartusⅡ軟體操作方法與電路設計方式。 目錄 第1章　QuartusII軟體安裝及設計流程簡介 1.1　 QuartusII軟體安裝 1-1 1.2　 QuartusII軟體介紹 1-11 1.3　 QuartusII軟體基本功能介紹 1-13 1.3.1　電路圖編輯(Schematic Editor) 1-13 1.3.2　文字編輯(Text Editor) 1-14 1.3.3　專案編譯(Compiler) 1-15 1.3.4　波形編輯(Waveform Editor) 1-15 1.3.5　波形模擬(Waveform Simulator) 1-16 1.3.6　接腳編輯(Pin Assignment Editor) 1-16 1.3.7　燒錄(Programmer) 1-17 1.3.8　專案內次模組(Sub-Module)之個別編譯 1-17 1.4　 硬體描述語言(HDL)介紹 1-20 1.4.1　程式架構 1-20 1.4.2　運算操作與層次化設計的使用 1-25 第2章　算術邏輯電路設計 2.1　 半加器(Half Adder) 2-1 2.1.1　電路圖編輯半加器 2-2 2.1.2　AHDL編輯半加器 2-10 2.1.3　VHDL編輯半加器 2-12 2.1.4　模擬半加器 2-16 2.2　 全加器(Full Adder) 2-21 2.2.1　電路圖編輯全加器 2-21 2.2.2　AHDL編輯全加器 2-24 2.2.3　VHDL編輯全加器 2-26 2.2.4　模擬全加器 2-27 2.3　 四位元加法器(4 Bits Adder) 2-29 2.3.1　電路圖編輯四位元加法器 2-30 2.3.2　AHDL編輯四位元加法器 2-34 2.3.3　VHDL編輯四位元加法器 2-36 2.3.4　模擬四位元加法器 2-38 2.4　 四位元乘法器 2-39 2.4.1　電路圖編輯四位元乘法器 2-41 2.4.2　AHDL編輯四位元乘法器 2-45 2.4.3　使用MegaWizard建立四位元乘法器 2-47 2.4.4　VHDL編輯四位元乘法器 2-53 2.4.5　模擬四位元乘法器 2-55 第3章　組合邏輯電路設計 3.1　 4對1多工器(4 to 1 Multiplexer) 3-1 3.1.1　使用MegaWizard建立4對1多工器 3-2 3.1.2　電路圖編輯4對1多工器 3-7 3.1.3　AHDL編輯4對1多工器 3-9 3.1.4　VHDL編輯4對1多工器 3-11 3.1.5　模擬4對1多工器 3-13 3.2　 1對4解多工器(1 to 4 Demultiplexer) 3-15 3.2.1　電路圖編輯1對4解多工器 3-16 3.2.2　AHDL編輯1對4解多工器 3-19 3.2.3　VHDL編輯1對4解多工器 3-21 3.2.4　模擬1對4解多工器 3-22 3.3　 七段顯示器構造 3-24 3.3.1　AHDL編輯七段顯示解碼器 3-26 3.3.2　VHDL編輯七段顯示解碼器 3-29 3.3.3　模擬七段顯示解碼器 3-31 第4章　計數器及除頻器設計 4.1　 10模計數器設計 4-1 4.1.1　AHDL編輯10模計數器 4-2 4.1.2　VHDL編輯10模計數器 4-4 4.1.3　模擬10模計數器 4-9 4.2　 60模計數器設計 4-11 4.2.1　AHDL編輯60模計數器 4-11 4.2.2　VHDL編輯60模計數器 4-14 4.2.3　模擬60模計數器 4-20 4.3　 24模計數器設計 4-22 4.3.1　AHDL編輯24模計數器 4-22 4.3.2　VHDL編輯24模計數器 4-25 4.3.3　模擬24模計數器 4-31 4.4　 除頻器設計 4-32 4.4.1　AHDL編輯除100之除頻器 4-33 4.4.2　VHDL編輯除100之除頻器 4-35